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daima.用VHDL语言设计一个数字秒表
- 用VHDL语言设计一个数字秒表： 1、 秒表的计时范围是0秒~59分59.99秒，显示的最长时间为59分59秒。 2、 计时精度为10MS。 3、 复位开关可以随时使用，按下一次复位开关，计时器清零。 4、 具有开始/停止功能，按一下开关，计时器开始计时，再按一下，停止计时。系统设计分为几大部分，包括控制模块、时基分频模块、计时模块和显示模块等。其中，计时模块有分为六进制和十进制计时器。计时是对标准时钟脉冲计数。计数器由四个十进制计数器和两个六进制计数器构成，其中毫秒位、十毫秒位、秒位和
tmx
- 设计一个8位数字显示的简易频率计。能够测试1Hz~1MHz方正波信号的频率；电路输入的基准时钟为10MHz，测量值以BCD码形式输出；系统有复位键；-Design a simple 8-bit digital display frequency counter. Able to test 1Hz ~ 1MHz Fangzheng Bo signal frequency circuit input reference clock is 10MHz, the measured value in B
Counter60min
- VHDL语言编写的一个六十进制计数器（用于分钟），一个脉冲输入引脚，一个复位引脚，8个BCD码输出引脚，一个进位输出引脚。与我的其它8个模块配套构成一个数字钟。-A 60 binary counter(for minute) programmed with VHDL language.A pulse input, a reset input, eight BCD code output BCD code, a carry bit output. It is one of my total 9 m
SHUZIMIAOBIAO
- 秒表的逻辑结构比较简单，它主要由、显示译码器、分频器、十进制计数器、报警器和六进制计数器组成。在整个秒表中最关键是如何获得一个精确的100Hz计时脉冲，除此之外，整个秒表还需要一个启动信号和一个归零信号，以便能够随时启动及停止。 秒表有六个输出显示，分别为百分之一秒，十分之一秒、秒、十秒、分、十分，所以共有6个计数器与之对应，6个个计数器全为BCD码输出，这样便于同时显示译码器的连接。当计时达60分钟后，蜂鸣器鸣响10声。 -Stopwatch logical structure is
zhuangtaijijiaotongdeng
- 利用VHDL设计的另外一种方法的交通灯程序。在controller模块中设置了2个进程，其中一个用来控制内置计数器的增加，一个用来控制交通灯的显示。从controller模块中出来的时间是2位的BCD码，要进行数码管显示就需要得到2个一位的BCD码，因此就需要利用separate模块来实现。separate模块的思想也比较简单，就是利用比较然后得到相应的十位数和个位数。-In the controller module set up two processes, one of which is
chashengboceju
- AT89S52单片机控制的超声波测距，主程序首先对系统环境初始化，设置定时器T0工作模式为16位的定时计数器模式，置位总中断允许位EA并给显示端口P0和P2清0。然后调用超声波发生子程序送出一个超声波脉冲，为避免超声波从发射器直接传送到接收器引起的直接波触发，需延迟0.1ms(这也就是测距器会有一个最小可测距离的原因)后，才打开外中断0接收返回的超声波信号。由于采用12MHz的晶振，机器周期为1us,当主程序检测到接收成功的标志位后，将计数器T0中的数（即超声波来回所用的时间）按下式计算即可测得
EX3_final
- DE2 board counter, using bcd
counter_bcd7
- bcd十进制计数器，用于频率计设计的计数器单元，输出zeros用于选通量程使用！-bcd decimal counter, the counter for frequency counter design unit, the output zeros for the use of strobe range!
ymq.ppt.tar
- 掌握二-十进制(BCD码)异步计数器的工作原理和设计方法； 掌握中规模集成二-五-十进制异步计数器74LS90的功能及其应用；-Master II- Decimal (BCD code) the principle and an asynchronous counter design grasp the scale of integration in two- five- Decimal asynchronous counter 74LS90 features and applicatio
MaMs---Lab---8
- it is a simple bcd up counter.
1602-frquency
- 频率计的程序：包含外部中断设置，中断服务程序，定时程序，定时服务程序 以及数据处理，显示，包括 三位十进制数转化为四位BCD码。-Frequency Counter program: Includes external interrupt settings, the interrupt service routine, regular program, regular service program and data processing, display, including three o
BCD_CNT
- vhdl十进制计数器。完成计数长度为0-999的BCD码加法计数器，输出数据为三个宽度为4位的数据。-decimal counter vhdl
Counter24hour
- 用VHDL语言编写的一个二十四进制计数器，一个脉冲输入引脚，一个复位输入端，四个BCD码输出端。与我另外的八个模块是配配套的。-A 24 binary counter programmed with VHDL language.A pulse input, a reset input, four output BCD code. It is one of my total 9 modules that are used to design a digital clock.
Counter60sec
- VHDL语言编写的一个六十进制计数器(用于秒)，一个脉冲输入引脚，一个复位引脚，8个BCD码输出引脚，一个进位输出引脚。与我的其它8个模块配套构成一个数字钟。 -A 60 binary counter（for second） programmed with VHDL language.A pulse input, a reset input, eight BCD code output. It is one of my total 9 modules that are used to de
365counter
- 使用Electronics Workbench 5.0电子仿真软件(EWB)设计的365进制计数器。-Using electronic simulation software Electronics Workbench 5.0 (EWB) design a counter(365 BCD).
ContadorBCD
- Verilog counter 0000 to 9999 with BCD visualization
ContadorHexa
- Counter 0 to F with BCD visualization
count
- 模可变计数器设计 （1） 设计设置一位控制位M，要求M=0：模23计数；M=1：模109计数。 （2） 计数结果用静态数码管显示，显示BCD码。 （3） 给出此项设计的仿真波形 -Variable counter mold design (1) design set a control bit M, requires M = 0: mode 23 count M = 1: mode 109 count. (2) counts with static digital dis
8-lights-the-controller-design
- 八路彩灯控制器的设计.数字钟的主体是计数器,它记录并显示接受到的秒脉冲个数,其中秒和分为模 60 计数器,小时为模 24 计数器,分别产生 2 位 BCD 码-8 lights the controller design.A digital clock are the subject of counter, it recorded and display to receive the number of second pulse, including seconds and divided in
clock
- clk： 标准时钟信号，本例中，其频率为4Hz； clk_1k： 产生闹铃音、报时音的时钟信号，本例中其频率为1024Hz； mode： 功能控制信号；为0：计时功能； 为1：闹钟功能； 为2：手动校时功能； turn： 接按键，在手动校时功能时，选择是调整小时，还是分钟； 若长时间按住该键，还可使秒信号清零，用于精确调时； change： 接按键，手动调整时，每按一次，计数器加1； 如果长按，则连续快速加1，用于快速调时和定时； hour,min,se